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DDR5控制器+PHY（SMIC 12nm）、 PCIe5控制器+PHY（SMIC 12nm）、D2D互联控制器+PHY（SMIC 12nm）采购
招标详情
相关单位：
***********公司企业信息
****2024年6至12月政府采购意向-DDR5控制器+PHY（SMIC 12nm）、 PCIe5控制器+PHY（SMIC 12nm）、D2D互联控制器+PHY（SMIC 12nm）采购 详细情况
| DDR5控制器+PHY（SMIC 12nm）、 PCIe5控制器+PHY（SMIC 12nm）、D2D互联控制器+PHY（SMIC 12nm）采购 | |
| 项目所在采购意向： | ****2024年6至12月政府采购意向 |
| 采购单位： | **** |
| 采购项目名称： | DDR5控制器+PHY（SMIC 12nm）、 PCIe5控制器+PHY（SMIC 12nm）、D2D互联控制器+PHY（SMIC 12nm）采购 |
| 预算金额： | 3100.000000万元(人民币) |
| 采购品目： | A****0302支撑软件 |
| 采购需求概况 ： | （1）DDR5控制器+PHY（SMIC 12nm） DDR内存控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的内存访问控制，是处理器芯片的必备IP之一。 DDR5控制器+PHY（SMIC 12nm）IP的技术指标如下： 支持SMIC 12nm工艺； 支持DDR5内存控制器； DDR5 PHY速率达到DDR5-6400； 支持72bit unbuffered DIMM； 支持双通道。 （2）PCIe5控制器+PHY（SMIC 12nm） PCIe控制器用于项目测试芯片（MPW和NTO流片）中高性能RISC-V处理器核的I/O访问控制，是处理器芯片的必备IP之一。 PCIe5控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持PCIe 5.0 Root Complex控制器； PCIe5 PHY速率达到32GT/s； 支持最大16个lane。 （3）D2D互联控制器+PHY（SMIC 12nm） Chiplet****中心服务器芯片的常用架构，Die to Die互联控制器是chiplet中多个芯片互联的高速通道，****中心服务器芯片的必备IP之一。 D2D互联控制器+PHY（SMIC 12nm）的技术指标如下： 支持SMIC 12nm工艺； 支持Die to Die互联； 支持并行或串行总线接口； PHY速率达到32GT/s； 兼容UCIe协议。 |
| 预计采购时间： | 2024-09 |
| 备注： | |
本次公开的****政府采购工作的初步安排，具体采购项目情况以相关采购公告和采购文件为准。
招标进度跟踪
2024-06-28
招标预告
DDR5控制器+PHY（SMIC 12nm）、 PCIe5控制器+PHY（SMIC 12nm）、D2D互联控制器+PHY（SMIC 12nm）采购
当前信息
招标项目商机
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2024-06-12
2024-06-12
2024-06-12
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